• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Eswerden eine Speicherbaustein-Testvorrichtung und ein Verfahren zumBetreiben einer solchen Vorrichtung vorgeschlagen, welche die Zeitreduzieren können,die benötigtwird, um einen Speicherbaustein, wie einen DRAM, zu testen. DieSpeicherbaustein-Testvorrichtung umfasst einen Mustergenerator,einen Testkopf, einen Adressenanzeiger, eine Auswahlschaltung, einenFehlerspeicher, einen Fehlerbitzählerund eine Steuereinheit zum Koordinieren des Betriebs der verschiedenenElemente. In Abhängigkeitvon Signalen, die von der Steuereinheit empfangen werden, erzeugtder Mustergenerator ein oder mehrere Hintergrundmuster oder Testmusterund Adresseninformationen, die wiederum an den zu testenden Speicherbausteinund die Auswahlschaltung ausgegeben werden. Während des Funktionstests des Speicherbausteinswerden Fehlerdaten in einem Fehlerspeicher gesammelt und anschließend unterBenutzung von Adresseninformationen des Adressenzeigers an einen Fehlerbitzähler ausgegeben,währenddas Hintergrund- oder Testmuster in den Speicherbaustein geschrieben wird.
    公开号:DE102004026521A1
    申请号:DE102004026521
    申请日:2004-05-21
    公开日:2004-12-30
    发明作者:Tsutomu Musashino Akiyama；Ki-Sang Kang；Je-Young Park
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G01R31-3183
    专利说明:
    [0001] DieseAnmeldung beansprucht die Priorität der japanischen PatentanmeldungNr. 2003-146319, die am 23. Mai 2003 beim japanischen Patentamt hinterlegtwurde und deren Offenbarung hierin durch Bezugnahme vollständig aufgenommenwird.
    [0002] Dievorliegende Erfindung betrifft eine Speichertestvorrichtung undein Speichertestverfahren, bei denen die Testergebnisse, die mitder Leistungsfähigkeiteines zu testenden Speichers korrespondieren, in einem Fehlerspeichergespeichert werden und die im Fehlerspeicher gespeicherten Fehlerbitsanschließendgezähltwerden, und insbesondere eine Speichertestvorrichtung und ein Speichertestverfahren,welche die erforderliche Zeit zum Funktionstest von Speicherbausteinenreduzieren können.
    [0003] SpeichertestvorrichtungenführenTests für verschiedeneBetriebsparameter eines Speichers durch, wie für eine Versorgungsspannungstoleranz undeine Zugriffszeit, und zählendefekte Speicherbits. Eine herkömmlicheSpeichertestvorrichtung, wie die in der japanischen OffenlegungsschriftNr. Hei 9-33615 beschriebene, bestimmt basierend auf der Anzahlvon im Speicher detektierten defekten Bits, ob ein Speicher geeignetist, um nachfolgenden Waferverarbeitungsvorgängen unterzogen zu werden. Übersteigtdie Anzahl an im Speicher detektierten defekten Bits eine vorbestimmteAnzahl, dann wird der Speicher als nicht reparierbar festgelegtund wird dann von nachfolgenden Waferverarbeitungsvorgängen ausgeschlossen.Wird der Speicher andererseits als reparierbar festgelegt, dannwird der Speicher zusätzlichenVerarbeitungsvorgängenunterzogen, welche den Versuch umfassen, den Speicher zu reparieren.Eine herkömmlicheSpeichertestvorrichtung wird nun unter Bezugnahme auf die 1 genauer beschrieben.
    [0004] Wieaus 1 ersichtlich ist,ist ein Testkopf 1 elektrisch mit einem zu testenden Speicher 10 verbunden,der nachfolgend als zu testendes Bauelement (DUT) bezeichnet wird,um Signale zum/vom DUT 10 zu übertragen/empfangen. Der Testkopf 1 umfassteine Formatsteuereinheit FC, einen Treiber D, einen Komparator Cund einen digitalen Komparator DC. Die Formatsteuereinheit FC regeneriertein eingegebenes Muster und gibt das regenerierte Muster an denTreiber D aus. Der Treiber D empfängt das regenerierte Mustervon der Formatsteuereinheit FC und stellt den gewünschtenSpannungspegel ein oder legt ihn fest und gibt das regenerierteMuster an das DUT 10 aus. Der Komparator C empfängt die Ausgabevom DUT 10 und überprüft den Spannungspegeldes Ausgabesignals. Der digitale Komparator DC vergleicht Ausgabesignale,die vom Komparator C empfangen werden, mit erwarteten Mus terdaten, dievom Mustergenerator empfangen werden, um zu bestimmen, ob das DUT 10 denSpeichertest besteht oder nicht.
    [0005] EinMustergenerator 2 gibt Muster, d.h. ein Eingabemuster undein erwartetes Ausgabemuster, an den Testkopf 1 ab underzeugt gleichzeitig Adressen. Ein Adressenzeiger 3 kannebenfalls zum Erzeugen von Adressen benutzt werden. Ein Multiplexer 4 wählt zwischenden Adressen, die vom Mustergenerator 2 erzeugt werden,oder den Adressen aus, die vom Adressenzeiger 3 erzeugtwerden. Ein Fehlerspeicher 5 speichert Fehlerdaten, dievom Testkopf 1 erhalten werden und mit empfangenen Adressendes Multiplexers 4 korrespondieren. Ein Fehlerbitzähler 6 zählt dieFehlerbits des Fehlerspeichers 5. Eine Steuereinheit 7 steuertden Adressenzeiger 3, den Multiplexer 4, den Fehlerspeicher 5 undden Fehlerbitzähler 6.Eine zentrale Prozessoreinheit (CPU) 8 steuert den Mustergenerator 2 unddie Steuereinheit 7.
    [0006] DerBetrieb der herkömmlichenTestvorrichtung allgemein gemäß 1 wird nun weiter unter Bezugnahmeauf das in 2 angegebenefunktionale Flussdiagramm füreine solche herkömmliche Testvorrichtungbeschrieben. Wie aus 2 ersichtlichist, setzt die CPU 8 im Schritt S11 den Pegel einer Versorgungsspannung,mit der das DUT 10 versorgt wird, auf einen vorbestimmtenPegel, wie 3,3V. In Reaktion auf dieses Setzen der Spannung legtder Testkopf 1 unter Benutzung eines nicht dargestellten Gleichspannungsgeneratorsdie vorbestimmte Spannung an den oder die Leistungsanschlüsse desDUT 10 an.
    [0007] DieCPU 8 instruiert dann im Schritt S12 den Mustergenerator 2,einen Funktionstest unter Nutzung eines Signals A' zu initialisieren.Die CPU 8 informiert außerdem die Steuereinheit 7 darüber, dass derMustergenerator 2 instruiert wurde, einen Funktionstestzu initialisieren. In Reaktion darauf setzt die Steuereinheit 7 denMultiplexer 4 dazu, die Adressen auszuwählen, die vom Mustergenerator 2 erzeugt werden,und weist zudem den Fehlerspeicher 5 an, einen Schreibvorgangauszuführen.
    [0008] DerMustergenerator 2 gibt ein Hintergrundmuster aus, das manchmalauch als Rückmuster oderInitialisierungsmuster bezeichnet wird und welches einen Datenwertvon „1" oder „0"' in jede Zelle des Speichers schreibt,um die individuellen Speicherzellen mit einem vorbestimmten Zustandzu initialisieren. Die Formatsteuereinheit FC empfängt das Hintergrundmustervom Mustergenerator 2, regeneriert das Hintergrundmusterund gibt das regenerierte Hintergrundmuster über einen Treiber D an dasDUT 10 aus und führtim Schritt S13 einen Schreibvorgang aus.
    [0009] Sinddie Speicherzellen initialisiert, dann erzeugt der Mustergenerator 2 während SchrittS14 ein Lese-/Schreibtestmuster und korrespondierende Speicheradressenund gibt diese an die Formatsteuereinheit FC aus. Die FormatsteuereinheitFC regeneriert die Adressen und das Testmuster und gibt die regeneriertenAdressen und das regenerierte Eingabemuster über den Treiber D an das DUT 10 aus.Der digitale Komparator DC empfängtdas resultierende Ausgabemuster überden Komparator C vom DUT 10 und vergleicht das Ausgabemustervon dem DUT 10 mit dem erwarteten Ausgabemuster, das vomMustergenerator 2 empfangen wird. Basierend auf diesemVergleich bestimmt der digitale Komparator DC, ob das DUT 10 denFunktionstest bestanden hat oder nicht, und gibt Fehlerdaten alsBestimmungsergebnis aus. Die vom digitalen Komparator DC ausgegebenenFehlerdaten werden im Fehlerspeicher 5 mit den korrespondierendenAdressdaten assoziiert, die vom Multiplexer 4 empfangenwerden. Der Fehlerspeicher 5 behält typischerweise einen einmaligermittelten Fehlerzustand, wodurch eine Speicherzellenadresse, dienicht korrekt auf irgendein Testmuster reagiert hat, als eine "durchgefallene" Zelle aufgenommen wird,sogar dann, wenn sie andere Testmuster besteht. Im Schritt S15 benachrichtigtder Mustergenerator 2 die CPU 8 durch Nutzungeines Signals B', dassder Funktionstest abgeschlossen ist.
    [0010] ImSchritt S16 weist die CPU 8 die Steuereinheit 7 an,die Fehlerbits des DUT 10 zu zählen. Die Steuereinheit 7 setztden Multiplexer 4, um die Adresseninformation vom Adressenzeiger 3 auszugeben, undweist den Fehlerspeicher 5 an, die Fehlerdaten zu lesen.Im Schritt S17 gibt der Adressenzeiger 3 die Adresse jederZelle des Fehlerspeichers 5 unter Nutzung des Multiplexers 4 sequentiellaus und der Fehlerbitzähler 6 zählt dieAnzahl an Fehlerbits des Fehlerspeichers 5. Im SchrittS18 benachrichtigt die Steuereinheit 7 in Reaktion aufein Endesignal, das vom Adressenzeiger 3 ausgegeben wird,die CPU 8, dass die Zählungder Fehlerbits des Fehlerspeichers 5 abgeschlossen ist.
    [0011] Danachbestimmt die CPU 8, ob alle Versorgungsspannungstests abgeschlossensind. Werden zusätzlicheVersorgungsspannungstests benötigt, dannkehrt der Betrieb zum Schritt S11 zurück, bei dem die CPU 8 denPegel der Versorgungsspannung auf die nächste angesetzte Spannung setzt,die durch den Testkopf1 an das DUT 10 angelegt wird. Dieverbleibenden angesetzten Spannungen können höher, beispielsweise 3,6V, oderniedriger, beispielsweise 3,0V, als die anfängliche Versorgungsspannungsein, um Betriebstoleranztests durchzuführen, um die Detektion von „weichen" Zellenfehlern zuunterstützen.Ist die Versorgungsspannung zurückgesetzt,dann werden die Schritte S12 bis S18 durchgeführt, um eine weitere Funktionstestperiodemit dem DUT 10 auszuführen.Die Sequenz der Rücksetzung derVersorgungsspannung und der Wiederholung der Funktionstestschrittewird fortgeführt,bis die CPU 8 bestimmt, dass die Funktionstests für jede derangesetzten Spannungen durchgeführtsind und das Testen des DUT 10 abgeschlossen ist.
    [0012] Werdenbeispielsweise das herkömmliche Verfahrenund die herkömmlicheVorrichtung benutzt, um eine Reihe von vier Funktionstests AC1 bisAC4 durchzuführenund die korrespondierenden Fehlerbitzählwerte FB1 bis FB4 zu sammeln,dann ergibt sich eine Ablaufsequenz von: AC1 → FB1 → AC2 → FB2 → AC3 → FB3 → AC4 → FB4,wobeijeder Vorgang einen bestimmten Zeitbedarf hat, um ausgeführt zu werden.Daraus resultiert, dass die kumulative Zeit, die erforderlich ist,um die vollständigeTest- und Fehlerbitzählsequenzabzuschließen,durch die nachfolgende Gleichung bestimmt wird: TAC1 + TFB1 + TAC2 + TFB2 + TAC3 + TFB3 + TAC4 + TFB4 = Gesamttestzeit.
    [0013] Wieoben ausgeführtist, werden beim herkömmlichenStand der Technik die verschiedenen Betriebstoleranztests und derProzess des Zählens derdefekten Bits eines zu testenden Speicherbausteins sequentiell ausgeführt. Mitzunehmender Speicherkapazitätder zu testenden Speicherbausteine nehmen jedoch auch die erforderlicheZeit und der Aufwand zur Durchführungsolcher Betriebstoleranztests fürden vorbestimmten Speicher und zur Zählung der detektierten Fehlerebenfalls zu.
    [0014] Dievorliegende Erfindung stellt eine beispielhafte Speichertestvorrichtungund ein Verfahren zum Betreiben einer solchen Vorrichtung zur Verfügung, welchedie erforderliche Zeitspanne zum Testen eines Speichers gegenüber derZeitspanne verkürzenkönnen,die bei Nutzung der herkömmlichen Speichertestvorrichtungenund -verfahren erforderlich ist.
    [0015] Gemäß einemexemplarischen Ausführungsbeispielder vorliegenden Erfindung wird eine Speichertestvorrichtung zurVerfügunggestellt, die so angeordnet und ausgeführt ist, dass sie die Testergebnissefür einenzu testenden Speicher in einem Fehlerspeicher speichert und dieFehlerbits des Fehlerspeichers zählt.Die exemplarische Speichertestvorrichtung umfasst einen Mustergenerator,der Hintergrundmuster, Testmuster und Adressen erzeugen kann unddie Testmuster an den Speicher ausgibt und gleichzeitig Adressenin Reaktion auf ein Zählendesignalerzeugt, einen Adressenzeiger, der Adressen erzeugen kann, eineAuswahlschaltung, die so angeordnet und ausgeführt ist, dass sie entwederdie vom Mustergenerator erzeugten Adressen oder die vom Adressenzeigererzeugten Adressen auswählt unddie ausgewähltenAdressen an den Fehlerspeicher ausgibt, und eine Steuereinheit,welche den Betrieb der Auswahlschaltung und das Zählen derFehlerbits des Fehlerspeichers steuert, das Zählendesignal an den Mustergeneratornach dem Zählender Fehlerbits ausgibt und gleichzeitig die Auswahlschaltung steuert,um die Adressen auszuwählen,die vom Mustergenerator erzeugt werden, wenn der Mustergeneratordas Hintergrundmuster erzeugt.
    [0016] DerMustergenerator kann eine Hintergrundmusterbefehlseinheit, welchedie Ausgabe des Hintergrundmusters an den Speicher initiiert, undeine Testmusterbefehlseinheit umfassen, welche die Ausgabe der Testmusteran den Speicher initiiert, wenn sie das Zählendesignal von der Steuereinheitempfängt.
    [0017] DieSteuereinheit kann eine Zählbefehlseinheitumfassen, welche veranlasst, dass die Fehlerbits im Fehlerspeichergezähltwerden, wenn der Mustergenerator das Hintergrundmuster erzeugt und dasZählendesignalan den Mustergenerator ausgibt, sobald das Zählen der Fehlerbits des Fehlerspeichersabgeschlossen ist.
    [0018] Dievorliegende Erfindung stellt außerdem einbeispielhaftes Testverfahren zur Verfügung, das Testergebnisse, diemit einem zu testenden Speicher korrespondieren, in einem Fehlerspeicherspeichert und die Fehlbits zählt,die im Fehlerspeicher gesammelt wurden. Das beispielhafte Speichertestverfahrenumfasst die Schritte des Freigebens eines Mustergenerators, um einHintergrundmuster zu erzeugen und das Hintergrundmuster an den Speicher auszugeben,des Freigebens einer Auswahlschaltung zum Auswählen von Adressen, die voneinem Adressenzeiger erzeugt werden, des Zählens von Fehlerbits des Fehlerspeichers,wenn der Mustergenerator das Hintergrundmuster erzeugt, des Freigebensder Auswahlschaltung zum Auswählenvon Adressen, die vom Mustergenerator erzeugt werden, und des Freigebensdes Mustergenerators zum Erzeugen von Testmustern und Ausgabe anden Speicher, so dass der Speicher getestet werden kann.
    [0019] Dieoben angegebenen und weitere Merkmale und Vorteile der vorliegendenErfindung werden durch die detaillierte Beschreibung von exemplarischenAusführungsbeispielenderselben unter Bezugnahme auf die beigefügten Zeichnungen deutlicher,in denen:
    [0020] 1 ein Blockschaltbild einerherkömmlichenSpeichertestvorrichtung ist,
    [0021] 2 ein Flussdiagramm ist,das allgemein mit einem herkömmlichenSpeichertestverfahren korrespondiert,
    [0022] 3 ein Blockschaltbild einerSpeichertestvorrichtung gemäß einemAusführungsbeispielder vorliegenden Erfindung ist,
    [0023] 4 ein Flussdiagramm derFunktionsweise der allgemein zu 3 korrespondierendenSpeichertestvorrichtung ist und
    [0024] 5 ein Blockschaltbild einerSpeichertestvorrichtung gemäß einemweiteren Ausführungsbeispielder vorliegenden Erfindung ist.
    [0025] Nachfolgendwird die vorliegende Erfindung unter Bezugnahme auf die begleitendenZeichnungen näherbeschrieben, in denen exemplarische Ausführungsformen der Erfindunggezeigt sind. 3 zeigtein Blockschaltbild eines Ausführungsbeispielseiner erfindungsgemäßen Speichertestvorrichtung.In den 1, 3 und 5 bezeichnen korrespondierende Bezugszeichenkorrespondierende, wenn nicht identische, Elemente, deren Beschreibungder Kürzewegen nicht wiederholt wird.
    [0026] Wieaus 3 ersichtlich ist,erzeugt ein Mustergenerator 20, der im Wesentlichen demMustergenerator 2 aus 1 entspricht,ein Hintergrundmuster, welches an einen Speicher angelegt wird,der nachfolgend als zu testendes Bauteil (DUT) 10 bezeichnetwird, und gibt ein ZählstartsignalC' aus. Zusätzlich erzeugtder Mustergenerator 20 Testmuster, d.h. Lese-/Schreibtestmuster,und Adressen und gibt die Testmuster an das DUT 10 aus,wenn er ein ZählendesignalD' empfängt. DerMustergenerator 20 umfasst eine Hintergrundmusterbefehlseinheit 21 undeine Testmusterbefehlseinheit 22. Die Hintergrundmusterbefehlseinheit 21 initiiertdie Ausgabe des Hintergrundmusters und gibt gleichzeitig das ZählstartsignalC' aus. Die Testmusterbefehlseinheit 22 initiiertdie Ausgabe der Testmuster zum DUT 10 in Reaktion auf dasZählendesignalD'.
    [0027] EineCPU 80, die im Wesentlichen der CPU 8 aus 1 entspricht, umfasst eineZählbefehlseinheit 81.Die CPU 80 befehligt eine Steuerein heit 7, umdie Fehlerbits eines Fehlerspeichers 5 zu zählen, wenndas Hintergrundmuster erzeugt wird, und gibt das ZählendesignalD' an den Mustergenerator 20 aus,wenn das Zählender defekten Bits des DUT 10, wie im Fehlerspeicher aufgenommen,abgeschlossen ist. Speziell befehligt die Zählbefehlseinheit 81, wennsie das ZählstartsignalC' vom Mustergenerator 20 empfängt, dieSteuereinheit 7, um die defekten Bits des DUT 10 zuzählen.Benachrichtigt die Steuereinheit 7 die Zählbefehlseinheit 81,dass das Zählender defekten Bits des DUT 10 abgeschlossen ist, dann gibtdie Zählbefehlseinheit 81 dasZählendesignalD' an den Mustergenerator 20 aus.
    [0028] DerBetrieb der Speichertestvorrichtung aus 3 wird nun detaillierter unter Bezugnahmeauf 4 beschrieben. 4 zeigt ein Flussdiagramm einerbeispielhaften Betriebsart einer Speichertestvorrichtung, die allgemeinder Speichertestvorrichtung aus 3 entspricht.Hierbei wird angenommen, dass das DUT 10 ein dynamischerSpeicher mit direktem Zugriff (DRAM) ist.
    [0029] Ineinem ersten Durchlauf eines Speichertestverfahrens setzt die CPU80 im Schritt S21 den Pegel einer Versorgungsspannung, mit der dasDUT 10 versorgt wird, auf einen anfänglichen Spannungspegel vonbeispielsweise 3,3V, so dass der Testkopf 1 unter Benutzungeines nicht dargestellten Gleichspannungsgenerators die vorbestimmteSpannung an den oder die Leistungsanschlüsse des DUT 10 anlegt.
    [0030] ImSchritt S22 weist die CPU 80 durch die Ausgabe des SignalsA' den Mustergenerator 20 an, einenFunktionstest zu initiieren.
    [0031] ImSchritt 31 initiiert die Hintergrundmusterbefehlseinheit 21 dieAusgabe des Hintergrundmusters und gibt das Zählstartsignal C' an die CPU 80 aus.Eine Formatsteuereinheit FC empfängtdas Hintergrundmuster vom Mustergenerator 20, regeneriert dasempfangene Hintergrundmus ter und gibt das regenerierte Hintergrundmuster über einenTreiber D an das DUT 10 aus.
    [0032] Hierbeiempfängtdie Zählbefehlseinheit 81 derCPU 80 das ZählstartsignalC' und befehligtdie Steuereinheit 7 im Schritt S23 zum Zählen derdefekten Bits des DUT 10. Dann weist die Steuereinheit 7 einenMultiplexer 4 an, den Adressenzeiger 3 als Quellefür dieAdressen auszuwählen,welche an den Fehlerspeicher 5 übertragen werden, und gibteinen Lesebefehl an den Fehlerspeicher 5 aus. Der Adressenzeiger 3 gibtdie Adressen von jeder Zelle des Fehlerspeichers 5 über denMultiplexer 4 sequentiell aus und der Fehlerbitzähler 6 zählt dieim Fehlerspeicher 5 vorhandenen Fehlerbits. Die Steuereinheit 7 empfängt einEndesignal vom Adressenzeiger 3 und benachrichtigt dieCPU 80, dass die Zählungder Fehlerbits des Fehlerspeichers 5 abgeschlossen ist. Dannweist die Steuereinheit 7 den Multiplexer 4 an, dievom Mustergenerator 20 erzeugten Adressen als Quelle für die Adressenauszuwählen,welche an den Fehlerspeicher 5 übertragen werden, und gibteinen Schreibbefehl an den Fehlerspeicher 5 aus.
    [0033] Bisdie Zählbefehlseinheit 81 derCPU 80 überdie Steuereinheit 7 das Endesignal empfängt, bleibt sie im Schritt 24 imStand-by-Modus. Ist die Zählungder Fehlerbits des Fehlerspeichers 5 abgeschlossen, danngibt die Zählbefehlseinheit 81 im SchrittS25 das ZählendesignalD' an den Mustergenerator 20 aus.
    [0034] Inden Schritten S32 und S33 erzeugt die Testmusterbefehlseinheit 22 desMustergenerators 20 ein Auffrischungsmuster und gibt dasAuffrischungsmuster an das DUT 10 aus, bis sie das ZählendesignalD' von der CPU 80 empfängt. Hierbeiist das Auffrischungsmuster ein Muster zum Auffrischen des DUT 10,d.h. eines DRAM. Die Formatsteuereinheit FC empfängt das Auffrischungsmustervom Mustergenerator 20, regeneriert das Auffrischungsmuster undgibt das regenerierte Auffri schungsmuster über den Treiber D an das DUT 10 aus,um das DUT 10 aufzufrischen.
    [0035] Empfängt dieTestmusterbefehlseinheit 22 das Zählendesignal D', dann gibt sie imSchritt S34 die Lese-/Schreibtestmuster und Adressen aus. Die FormatsteuereinheitFC regeneriert die Adressen und das Testmuster vom Mustergenerator 20,welches eines der Lese-/Schreibtestmuster ist, und gibt die regeneriertenAdressen und das regenerierte Eingabemuster über den Treiber D an das DUT 10 aus.
    [0036] DieAusgabe des DUT 10 in Reaktion auf die vom Treiber D empfangeneEingabe wird überden Komparator C in einen digitalen Komparator DC eingegeben. Derdigitale Komparator DC erzeugt Fehlerdaten durch Vergleichen derdetektierten Ausgabe des DUT 10 mit einem erwarteten Ausgabemuster, dasmit dem Lese-/Schreibtestmuster korrespondiert, das vom Mustergenerator 20 empfangenwird. Die Fehlerdaten, welche die Leistungsfähigkeit des DUT 10 reflektieren,werden in den Fehlerspeicher 5 an Adressen geschrieben,die vom Multiplexer 4 ausgewählt werden, wobei der Fehlerspeicher 5 eineneinmalig ermittelten, nicht bestandenen Zustand behält. In SchrittS26 benachrichtigt der Mustergenerator 20 die CPU 80,dass der Funktionstest mit dem Signal B' abgeschlossen werden kann und die CPU 80 schließt den Funktionstestab.
    [0037] Danachsetzt die CPU 80 in nachfolgenden Durchläufen desbeispielhaften Speichertestverfahrens den Pegel der Versorgungsspannungim Schritt S21 auf den nächstenvorgeschriebenen Spannungswert zurück, wie beispielsweise auf3,6V oder 3,0V, und initiiert einen erneuten Durchlauf des Funktionstestsder DUT 10, bis jede der vorgeschriebenen Versorgungsspannungspegelund/oder andere Betriebstoleranztesteingaben abgeschlossen sind.Andere Betriebstoleranztests könnenVariationen beispielsweise der Massespannung oder eines niedrigen Spannungspegels,der Eingabespannungspegel und der Ausgabespannungspegel umfassen.
    [0038] Wieoben ausgeführtist, werden bei jedem nachfolgenden Durchlauf des Speichertestverfahrens,währendder Mustergenerator 20 das Hintergrundmuster zum Initialisierendes Speicherbausteins erzeugt, die Fehlerbits gezählt, diewährend desvorherigen Durchlaufs des Funktionstest erkannt und im Fehlerspeicher 5 gesammeltwurden, wodurch die erforderliche Testzeit für ein gegebenes DUT 10 deutlichreduziert wird.
    [0039] ImGegensatz zu der herkömmlichen,oben beschriebenen Testsequenz wird bei der Anwendung einer Vorrichtungund eines Verfahrens gemäß einer exemplarischenAusführungsformder vorliegenden Erfindung zur Durchführung der gleichen Reihe von vierFunktionstests AC1 bis AC4 und zum Sammeln der korrespondierendenFehlerbitzählwerteFB1 bis FB4 folgende Ablaufsequenz benutzt: AC1 → (AC2 +FB1) → (AC3+ FB2) → (AC4+ FB3) → FB4,wobeider Zählvorgangder Fehlerbits des vorherigen Funktionstests während eines „Schreib"-Abschnitts des nachfolgendenFunktionstests durchgeführtwird. Jeder der in Klammern stehenden Ausdrücke kann ausführlichergeschrieben werden, um diese Sequenz wie folgt zu reflektieren: ((ACnW + FBn-1)+ ACnR),wobei die tiefgestellten IndizesW und R jeweils einen „Schreib"- bzw. einen „Lese"-Vorgang anzeigen.Wie durch diesen Ausdruck angedeutet wird, sind die an das DUT 10 undden Fehlerspeicher angelegten Adressen während des "Lese"-Vorgangsidentisch, könnenaber während des "Schreib"-Vorgangs verschiedensein, wodurch ein Zugriff auf den Fehlerspeicher erlaubt wird, umdie Fehlerbits zu zählen, wenndas nächsteTestmuster in das DUT 10 geschrieben wird.
    [0040] DurchAusnutzen, dass wenigstens teilweise Funktionstests und Fehlerbitzählvorgänge zeitgleich ausgeführt werden,reduziert sich die Gesamtzeit, die erforderlich ist, um die vollständige Test-und Fehlerbitzählsequenzzu vollenden, die wie folgt dargestellt werden kann: TAC1 + TAC2 + TAC3 + TAC4 + TFB4 = Gesamttestzeit.
    [0041] Darausresultiert, dass die gemäß den exemplarischenAusführungsformender vorliegenden Erfindung ausgeführten Testvorgänge dieGesamttestzeit um die Zeitspanne TFB1 +TFB2 + TFB3 = Testzeitverkürzungverkürzen können unddadurch die Produktivität ohneReduzierung der Gründlichkeitdes ausgeführtenTestverfahrens verbessern oder zusätzliche Testverfahren ermöglichen,um die Gründlichkeitder Funktionsüberprüfung ohneeine Erhöhungder erforderlichen Testzeit zu steigern. Die Vorteile des Ausnutzenseines Testprotokolls gemäß der vorliegendenErfindung tendieren dazu, mit der Zunahme der Größe und Komplexität des DUT 10 nochweiter zuzunehmen.
    [0042] 5 zeigt ein Blockschaltbildeiner erfindungsgemäßen Speichertestvorrichtunggemäß einesweiteren Ausführungsbeispielsder vorliegenden Erfindung. Wie aus 5 ersichtlichist, ist eine Hintergrundmusterbefehlseinheit 23, die allgemeinder Hintergrundmusterbefehlseinheit 21 aus 3 entspricht, im Mustergenerator 20 angeordnetund initiiert die Ausgabe eines Hintergrundmusters an das DUT 10.Eine Zählbefehlseinheit 82,die allgemein der Zählbefehlseinheit 81 aus 3 entspricht, ist in einerCPU 80 angeordnet und befehligt eine Steuereinheit 7,um die Fehlerbits zu zählen,die im Fehlerspeicher 5 gehalten werden, während derMustergenerator 20 befehligt wird, einen Funktionsspeichertestauszuführen.
    [0043] Zusätzlich gibtdie CPU 80 ein ZählendesignalD' an den Mustergenerator 20 aus,wenn die Steuerschaltung 7 die CPU 80 benachrichtigt,dass das Zählender Fehlerbits im Fehlerspeicher 5 abgeschlossen ist.
    [0044] DieFunktionsweise der Speichertestvorrichtung aus 5 ist sehr ähnlich zur Funktionsweise derSpeichertestvorrichtung aus 3.Die Hintergrundmusterbefehlseinheit 23 gibt jedoch im Gegensatzzur Hintergrundmusterbefehlseinheit 21 nicht das ZählstartsignalC' aus. Zusätzlich empfängt die Zählbefehlseinheit 82 imGegensatz zur Zählbefehlseinheit 81 nichtdas ZählstartsignalC' vom Mustergenerator 20,um die Steuerschaltung 7 zum Zählen der Fehlerbits im Fehlerspeicher 5 zuveranlassen.
    [0045] DieZählbefehlseinheit 82 befehligtdie Steuerschaltung 7 zum Zählen der Fehlerbits des Fehlerspeichers 5 ohneHilfe des ZählstartsignalC', das vom Mustergenerator 20 aus 3 ausgegeben wird. Dafür ist dieSpeichertestvorrichtung aus 5 inder Lage, die erforderliche Testzeit für ein gegebenes DUT 10 untereinen Wert zu reduzieren, den die Speichertestvorrichtung aus 3 benötigt.
    [0046] DemFachmann ist klar, dass die vorliegende Erfindung in verschiedenenKonfigurationen ausführbarist und daher nicht als auf die detailliert beschriebenen Ausführungsbeispielebeschränktanzusehen ist. Obwohl beispielsweise in den exemplarischen Ausführungsbeispielender vorliegenden Erfindung die Steuereinheit 7 und dieCPU 80 als separate Elemente dargestellt sind, können dieseauch zu einer einzigen Steuereinheit zusammengefasst sein. Zusätzlich frischt,wenn in den exemplari schen Ausführungsbeispielender vorliegenden Erfindung das DUT 10 ein DRAM ist, derMustergenerator 20 das DUT 10 durch eine wiederholendeAusgabe eines Auffrischungsmusters auf. Der Mustergenerator 20 kann abergenau so gut das DUT 10 durch eine wiederholende Ausgabeeines Hintergrundmusters auffrischen.
    [0047] Gemäß der vorliegendenErfindung ist es möglich,die erforderliche Zeitspanne zum Testen eines Speichers dadurchzu verkürzen,dass die Fehlerbits des Speichers gezählt werden, während ein Mustergeneratorein Hintergrundmuster erzeugt.
    权利要求:
    Claims (20)
    [1] Speicherbaustein-Testvorrichtung mit – einemMustergenerator, der dazu angeordnet und ausgeführt ist, selektiv ein Hintergrundmuster,ein Testmuster und einen ersten Adressensatz zu erzeugen, – einemAdressenzeiger, der dazu angeordnet und ausgeführt ist, einen zweiten Adressensatzzu erzeugen, – einemFehlerspeicher, der dazu angeordnet und ausgeführt ist, Fehlerdaten, die mitdem Speicherbaustein korrespondieren, zu sammeln, – einerAuswahlschaltung, die dazu angeordnet und ausgeführt ist, den ersten Adressensatzund den zweiten Adressensatz zu empfangen und einen ausgewählten Adressensatzan den Fehlerspeicher auszugeben, – einem Fehlerbitzähler, derdazu angeordnet und ausgeführtist, Fehlerbits zu zählen,die in den Fehlerdaten gespeichert sind, und – ein Steuermodul,das dazu angeordnet und ausgeführtist, den Betrieb der Auswahlschaltung, des Adressenzeigers, desMustergenerators, des Fehlerspeichers und des Fehlerbitzählers zukoordinieren, wobei das Hintergrundmuster an den Speicherbausteinanlegbar ist, währendder Fehlerbitzählerdie Fehlerbits im Fehlerspeicher zählt.
    [2] Speicherbaustein-Testvorrichtung nach Anspruch 1,wobei – dasSteuermodul dazu angeordnet und ausgeführt ist, ein AnfangsfunktionstestsignalA' und ein ZählendesignalD' an den Mustergeneratoranzulegen, und – derMustergenerator dazu angeordnet und ausgeführt ist, ein FunktionstestendesignalB' und ein ZählstartsignalC' an das Steuermodulanzulegen.
    [3] Speicherbaustein-Testvorrichtung nach Anspruch 1oder 2, wobei – dasSteuermodul dazu angeordnet und ausgeführt ist, ein AnfangsfunktionstestsignalA' und ein ZählendesignalD' an den Mustergeneratoranzulegen, und – derMustergenerator dazu angeordnet und ausgeführt ist, ein FunktionstestendesignalB' an das Steuermodulanzulegen.
    [4] Speicherbaustein-Testvorrichtung nach einem der vorherigenAnsprüche,wobei – derMustergenerator dazu angeordnet und ausgeführt ist, das Hintergrundmusterin Reaktion auf das Anfangsfunktionstestsignal A' zu erzeugen und an den Speicherbausteinanzulegen und – dasTestmuster zu erzeugen und an den Speicherbaustein anzulegen undden ersten Adressensatz zu erzeugen und an die Auswahlschaltunganzulegen, in Reaktion auf das ZählendesignalD'.
    [5] Speicherbaustein-Testvorrichtung nach Anspruch 4,wobei – derMustergenerator das ZählstartsignalC' erzeugt und andas Steuermodul anlegt, währenddas Hintergrundmuster erzeugt und an den Speicherbaustein angelegtwird, und – dasFunktionsendesignal B' erzeugtund an das Steuermodul anlegt, nachdem das Testmuster an den Speicherbausteinangelegt wurde.
    [6] Speicherbaustein-Testvorrichtung nach Anspruch 5,wobei das Steuermodul in Reaktion auf das Zählerstartsignal C' – die Auswahlschaltungzum Anlegen des zweiten Adressensatzes an den Fehlerspeicher konfiguriert, – den Fehlerspeicherzum Schreiben der Fehlerbitdaten in den Fehlerbitzähler konfiguriertund – denFehlerbitzählerzum Zählender Fehlerbits in den Fehlerbitdaten konfiguriert.
    [7] Speicherbaustein-Testvorrichtung nach einem der vorherigenAnsprüche,wobei – dasSteuermodul das ZählendesignalD' erzeugt und anlegt,wenn der Adressenzeiger anzeigt, dass der zweite Adressensatz erzeugtund an die Auswahlschaltung angelegt wurde.
    [8] Speicherbaustein-Testvorrichtung nach einem der vorherigenAnsprüche,wobei – dasSteuermodul in Verbindung mit dem Erzeugen und Anlegen des ZählendesignalsD' – die Auswahlschaltungzum Anlegen des ersten Adressensatzes an den Fehlerspeicher konfiguriert und – den Fehlerspeicherzum Empfangen und Speichern der Fehlerbitdaten konfiguriert, diemit dem Speicherbaustein korrespondieren.
    [9] Speicherbaustein-Testvorrichtung nach einem der vorherigenAnsprüche,wobei der Mustergenerator folgende Komponenten umfasst: – eine Hintergrundmusterbefehlseinheit,welche die Ausgabe des Hintergrundmusters an den Speicherbausteinsteuert, und – eineTestmusterbefehlseinheit, welche die Ausgabe des Testmusters anden Speicherbaustein steuert, wobei das Testmuster nach dem Empfangdes ZählendesignalsD' durch das Steuermodulan den Speicherbaustein ausgegeben wird.
    [10] Speicherbaustein-Testvorrichtung nach einem dervorherigen Ansprüche,wobei – dasSteuermodul eine Zählbefehlseinheitumfasst, wobei die Zählbefehlseinheitveranlasst, dass Fehlerbits im Fehlerspeicher gezählt werden,währendder Mustergenerator das Hintergrundmuster erzeugt, und das ZählendesignalD' erzeugt und anden Mustergenerator anlegt, wenn die Fehlerbits gezählt wordensind.
    [11] Verfahren zum Testen eines Speicherbausteins, dasumfasst: – Anlegeneines Testmusters an den Speicherbaustein, – Identifizieren von Fehlerbitsim Speicherbaustein, – Sammelnvon Fehlerdaten, die mit den Fehlerbits korrespondieren, – Zählen derFehlerbits und – Anlegeneines Hintergrundmusters an den Speicherbaustein, wobei die Schrittedes Zählensder Fehlerbits und des Anlegens des Hintergrundmusters im Wesentlichengleichzeitig ausgeführtwerden.
    [12] Verfahren zum Testen eines Speicherbausteins nachAnspruch 11, wobei das Identifizieren der Fehlerbits umfasst: – Abtasteneiner Ausgabe des Speicherbausteins, die aus dem Anlegen des Testmustersresultiert, und – Vergleichender Ausgabe mit einer vorausgesagten Ausgabe, um die Fehlerbitszu identifizieren.
    [13] Verfahren zum Testen eines Speicherbausteins nachAnspruch 11 oder 12, wobei das Sammeln der Fehlerdaten umfasst: – Speichernvon Daten, welche die identifizierten Fehlerbits in einem Fehlerspeicherreflektieren, und – wobeidas Zählender Fehlerbits umfasst: – Übertragender Fehlerbits vom Fehlerspeicher zu einem Fehlerbitzähler.
    [14] Verfahren zum Testen eines Speicherbausteins nachAnspruch 13, wobei das Speichern der Fehlerdaten im Fehlerspeicherumfasst: – Lesenvon Ausgabedaten eines digitalen Komparators und Speichern der Ausgabedatengemäß einer Adresseninformation,die vom Mustergenerator zur Verfügunggestellt wird.
    [15] Verfahren zum Testen eines Speicherbausteins nachAnspruch 13 oder 14, wobei das Übertragender Fehlerdaten vom Fehlerspeicher umfasst: – Ausgabeder Fehlerdaten vom Fehlerspeicher gemäß einer Adresseninformation,die von einem Adressenzeiger zur Verfügung gestellt wird.
    [16] Verfahren zum Testen eines Speicherbausteins nacheinem der Ansprüche11 bis 15, das des Weiteren umfasst: – Freigabe eines Mustergeneratorszum Erzeugen des Hintergrundmusters und Ausgabe des Hintergrundmustersan den Speicherbaustein, – Freigabeeines Adressenzeigers zum Erzeugen der Adresseninformation und – Setzeneiner Auswahlschaltung zum Ausgeben einer Adressen information,die vom Adressenzeiger erzeugt wird, wenn die Fehlerbits gezählt werden, wobeidas Hintergrundmuster erzeugt wird, während die Fehlerbits gezählt werden.
    [17] Verfahren zum Testen eines Speicherbausteins nacheinem der Ansprüche11 bis 16, das des Weiteren umfasst: – Freigabe eines Mustergeneratorszum Erzeugen des Testmusters und der Adresseninformation, – Ausgabedes Testmusters an den Speicherbaustein und einen digitalen Komparator, – Ausgabeder Adresseninformation an die Auswahlschaltung und – Setzender Auswahlschaltung zum Ausgeben der Adresseninformation, die vomMustergenerator erzeugt wird, wenn die Fehlerdaten gesammelt werden.
    [18] Verfahren zum Testen eines Speicherbausteins nachAnspruch 17, wobei der Schritt des Ausgebens des Testmusters anden Speicherbaustein nicht durchgeführt wird, während die Fehlerbits gezählt werden.
    [19] Verfahren zum Testen eines Speicherbausteins, dasumfasst: – Erzeugeneines Hintergrundmusters in einem Mustergenerator in Reaktion aufein Anfangsfunktionstestsignal A' undAnlegen des Hintergrundmusters an den Speicherbaustein, – Erzeugeneiner ersten Adressensequenz in einem Adressenzeiger in Reaktionauf ein ZählstartsignalC' und Anlegen derersten Adressensequenz an einen Fehlerspeicher, – Ausgabevon Fehlerdaten aus dem Fehlerspeicher an einen Fehlerbitzähler gemäß der erstenAdressensequenz, – Erzeugeneines ZählendesignalsD', wenn die Fehlerdatenan den Fehlerbitzähler übertragenworden sind, – Erzeugeneines Testmusters und einer zweiten Adressensequenz im Mustergeneratorin Reaktion auf das ZählendesignalD', – Anlegendes Testmusters an den Speicherbaustein, um die Fehlerbits zu identifizieren, – Sammelnvon Fehlerdaten, die mit den Fehlerbits im Fehlerspeicher korrespondieren,gemäß der zweitenAdressensequenz und – Erzeugeneines Funktionstestendesignals B',wenn das Testmuster zu Ende ist.
    [20] Verfahren zum sequentiellen Ausführen von N Funktionstests ineinem Speicherbausteins, das umfasst: a) Erzeugen eines erstenHintergrundmusters in einem Mustergenerator in Reaktion auf einAnfangsfunktionstestsignal A' undAnlegen des ersten Hintergrundmusters an den Speicherbaustein, umeinen initialisierten Speicherbaustein bereitzustellen, b)Erzeugen eines ersten Testmusters und einer ersten Adressensequenzim Mustergenerator und Schreiben des ersten Testmusters in den initialisiertenSpeicherbaustein durch Benutzen der ersten Adressensequenz, um einerstes Speicherbausteinmuster im Speicherbaustein zu bilden, c)Lesen des ersten Speicherbausteinmusters aus dem Speicherbausteindurch Benutzen der ersten Adressensequenz und Vergleichen des ersten Speicherbausteinmustersmit dem ersten Testmuster, um erste Fehlerbits zu identifizieren, d)Speichern von Daten, die mit den identifizierten Fehlerbits korrespondieren,in einem Fehlerspeicher unter Benutzung der ersten Adressensequenz,um Fehlerbitdaten zu sammeln, e) Erzeugen eines nächsten Hintergrundmustersim Mustergenerator und Anlegen des nächsten Hintergrundmusters anden Speicherbaustein, um einen reinitialisierten Speicherbausteinbereitzustellen, f) Erzeugen eines nächsten Testmusters und einer nächsten Adressensequenzim Mustergenerator und Schreiben des nächsten Testmusters in den reinitialisiertenSpeicherbaustein unter Benutzung der nächsten Adressensequenz, umein nächstes Speicherbausteinmusterim Speicherbaustein zu bilden, g) Erzeugen einer zweiten Adressensequenzin einem Adressenzeiger in Reaktion auf ein StartzählsignalC' und Ausgabe derFehlerbitdaten aus dem Fehlerspeicher an einen Fehlerbitzähler gemäß der zweitenAdressensequenz, wobei die Fehlerbitdaten ausgegeben werden, während dasnächsteTestmuster in den Speicherbaustein geschrieben wird, h) Erzeugeneines ZählendesignalsD', wenn die Fehlerbitdatenan den Fehlerbitzähler übertragen wordensind, i) Lesen des nächstenSpeicherbausteinmusters aus dem Speicherbaustein unter Benutzungder nächstenAdressensequenz und Vergleichen des nächsten Speicherbausteinmustersmit dem nächstenTestmuster, um nächsteFehlerbits zu identifizieren, j) Speichern von Daten, die mitden identifizierten Fehlerbits korrespondieren, im Fehlerspeicherunter Benutzung der nächstenAdressensequenz, um Fehlerbitdaten zu sammeln, k) Wiederholender Schritte e bis j N-2 Mal, um N Funktionstests des Speicherbausteinsdurchzuführen, l)Erzeugen einer N-ten Adressensequenz im Adressenzeiger in Reaktionauf das StartzählsignalC' und Ausgabe vonFehlerbitdaten aus dem Fehlerspeicher an den Fehlerbitzähler gemäß der N-tenAdressensequenz und m) Erzeugen eines FunktionstestendesignalsB', wenn die Fehlerbitdatengezähltworden sind.
    类似技术:
    公开号 | 公开日 | 专利标题
    US7392442B2|2008-06-24|Built-in self-test | architecture having distributed interpretation and generalized command protocol
    EP0778584B1|2002-03-06|Integrierte Halbleiterschaltung mit einer Speichereinrichtung und einer in einem Halbleiterchip eingebetteten Steuerung und Verfahren zur Prüfung der Einrichtung
    US5588115A|1996-12-24|Redundancy analyzer for automatic memory tester
    EP0933785B1|2001-12-12|Halbleitervorrichtung und Versorgungsstrom- Detektionsverfahren
    US5818772A|1998-10-06|Semiconductor memory devices having a built-in test function
    ES2262810T3|2006-12-01|Prueba automatica integrada jerarquica.
    TWI312517B|2009-07-21|Self-repair of memory arrays using preallocated redundancy | architecture
    US5883843A|1999-03-16|Built-in self-test arrangement for integrated circuit memory devices
    EP1388150B1|2009-01-14|Integrierte schaltung mit einer selbsttesteinrichtung für einen eingebetteten nichtflüchtigen speicher und verwandte testverfahren
    KR100499848B1|2005-07-08|다수의 가상 논리 테스터를 지원하는 반도체 테스트 시스템
    US6357027B1|2002-03-12|On chip data comparator with variable data and compare result compression
    EP0076124B1|1988-06-15|Verfahren zum Prüfen von IC-Speichern
    EP0620556B1|2001-02-28|Halbleiterspeichergerät mit Register zum Halten eines Prüfergebnissignals
    US6636998B1|2003-10-21|Semiconductor memory device and parallel bit test method thereof
    KR100556639B1|2006-03-03|반도체 검사 장치, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 검사 방법
    US7155643B2|2006-12-26|Semiconductor integrated circuit and test method thereof
    US5896398A|1999-04-20|Flash memory test system
    US5951705A|1999-09-14|Integrated circuit tester having pattern generator controlled data bus
    US6477672B1|2002-11-05|Memory testing apparatus
    US4586178A|1986-04-29|High speed redundancy processor
    US7171596B2|2007-01-30|Circuit and method for testing embedded DRAM circuits through direct access mode
    JP4334285B2|2009-09-30|半導体試験装置及びその制御方法
    KR20050107628A|2005-11-14|분산 메모리 모듈을 테스트하기 위한 계층화된 빌트-인자체진단 | 구조
    KR100432791B1|2004-05-24|메모리 시험방법 및 메모리 시험장치
    US20060200714A1|2006-09-07|Test equipment for semiconductor
    同族专利:
    公开号 | 公开日
    KR20040100872A|2004-12-02|
    SG138454A1|2008-01-28|
    US20050043912A1|2005-02-24|
    JP2004348892A|2004-12-09|
    KR100486310B1|2005-04-29|
    US7103493B2|2006-09-05|
    JP4119789B2|2008-07-16|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-12-30| OP8| Request for examination as to paragraph 44 patent law|
    2011-02-03| R002| Refusal decision in examination/registration proceedings|
    2011-06-01| 8131| Rejection|
    2011-06-01| R003| Refusal decision now final|Effective date: 20110304 |
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]